ADC基频输入信号音周围有几率存在的杂散。 这些开关杂散的位置取决于DC-DC转换器的开关频率以及ADC的输入频率。 开关杂散会与输入信号相混合，而杂散会在fIN fSW和fIN + fSW处产生(如下图2所示)。

  好消息是，若设计得当，可最大限度减小这些杂散的幅度;在很多情况下，杂散幅度能减小至低于ADC频谱中的谐波或其它杂散，因而可忽略。 让我们的角度来看下与这些杂散相关的考虑因素。 一般的想法是，LDO会“清除”这些开关杂散，因为LDO具有较高的电源抑制比(PSRR)。 事实上，LDO的PSRR通常很好，可高达几百kHz。

  超出几百kHz的范围，PSRR通常下降得非常快。 一般而言，系统中的很多电源噪声处于这个频率范围，因此LDO可以很好地抑制这些噪声。 诸如AD9683(AD9250的单通道版本)等ADC在2 MHz以上具有更加好的PSRR性能，如下图3所示;其PSRR可高达10 MHz。 这使得开关频率附近区域的组合PSRR低于要求值。

  DC-DC转换器的开关频率通常为400-500 kHz至1-2 MHz。 LDO和/或ADC可能没办法完全滤除此速率下产生的开关杂散。 这些杂散可能直接通过并进入ADC的输出频谱，如图2所示。也就是说，除非适当设计DC-DC转换器布局布线和输出滤波，否则它们就会在电路中传播。 这就是怎么回事正确的电路设计与布局很重要，如图4和图5所示;这些图在上一部分的讨论中也看到了。

  采用正确的电路设计，并在LDO输出端进行良好的滤波器设计(如图3所示)，可大幅度减少开关杂散。 但这并非全部，谨慎的布局布线也同样重要。 正如一切高频器件或开关器件，留意电流返回路径并确保开关噪声没办法进入ADC或同一块电路板上的其他元器件很重要。 一定要保持这些电流返回路径尽可能短。 另外，同样重要的是应当在设计中实现与敏感节点的物理隔离，从而最大限度减少开关噪声耦合。

  可见，有很多需要加以考虑的因素，但同时也让工程设计充满了挑战性与趣味性。 请持续关注，下一篇将讨论从DC-DC转换器直接驱动ADC电源输入。